$Tower半导体(TSEM)$ $罗博特科(SZ300757)$ 光电共封装（CPO量产又近一步？Tower Semiconductor发布3D-IC堆叠技术
以模拟芯片代工闻名的Tower Semiconductor近日宣布，将其成熟的300mm键合技术扩展到异质3D-IC集成领域，实现硅光子（SiPho）与射频/模拟电路（SiGe BiCMOS）的晶圆级堆叠。这意味着Tower可以在同一晶圆上同时整合光子芯片与电子芯片，为光电共封装（CPO, Co-Packaged Optics）提供更高效、更紧凑的集成方式。
Tower的这项技术最初应用于背照式图像传感器（BSI）的堆叠生产，如今被拓展到光电集成领域。公司通过高精度的晶圆键合工艺，让不同材料、不同工艺的芯片在晶圆层面实现垂直堆叠，从而显著提高了集成密度，减少信号损耗，降低功耗与封装复杂度。这一突破为CPO的大规模应用奠定了现实的制造基础，也标志着晶圆级光电融合从概念验证走向产业化。
什么是光电共封装？
CPO，全称Co-Packaged Optics（光学共封装），是一种全新的芯片封装理念。简单来说，它把原本独立存在的光模块（负责光信号传输）直接与交换芯片或计算芯片封装在同一个载板上，让电信号与光信号的转换在“毫米级距离”内完成。
在传统架构中，芯片和光模块之间需要通过长距离电连接，不仅信号损耗大，还会带来功耗上升和延迟增加。而CPO通过将光学器件“搬进”芯片封装内部，极大地缩短了数据传输路径，从而实现：
更高带宽密度：单位功耗下的数据吞吐量显著提升；
更低延迟与能耗：信号几乎“零距离”转换；
更优散热与集成性：系统整体设计更紧凑、效率更高。
这项技术被视为AI数据中心和高速网络的下一代基础设施。尤其在AI训练模型规模爆炸增长的今天，传统电互连已经难以满足需求，而CPO则有望成为“打破摩尔定律瓶颈”的关键解法。
产业协同：Tower与Cadence共建光电设计生态
此次发布的另一亮点，是Tower与Cadence携手打造的异质集成设计流程。通过Cadence的Virtuoso Studio Heterogeneous Integration Flow，工程师可以在一个统一的环境下完成光子芯片与电子芯片的协同设计、仿真和验证，实现多工艺、多物理场的联合优化。这一突破性的设计工具，不仅显著提高了设计效率和首轮流片成功率，也让光电共封装的研发周期更短、成本更低。
从工艺、设计到生态协作，Tower正在补齐CPO产业化的关键环节。可以说，这次技术发布让光电共封装离真正的量产又近了一步——也让“数据中心的光电融合”从设想变成了可执行的路线图。