技术趋势漫谈：摩尔定律没有结束，它只是从二维走向三维
过去几十年，CPU和GPU性能增长的核心驱动力只有一个：晶体管不断缩小。晶体管越小，数量越多，速度越快，功耗越低，于是每两年性能几乎翻倍。这就是经典的摩尔定律。
但这个路径在过去十多年逐渐走到了尽头，因为物理极限正在逼近。晶体管尺寸已经接近原子尺度，继续缩小的空间越来越有限。
同时，另一个更严重的问题开始显现：计算本身已经不是瓶颈，数据移动才是。
现代GPU的大部分能量，实际上消耗在数据搬运上，而不是计算本身。算力就像一台高速发动机，但燃料输送速度跟不上，导致大量时间在等待数据。这就是所谓的“内存墙”。
3D stacking的出现，本质上就是为了解决这个问题。
传统芯片是平面结构，计算单元和内存之间存在物理距离。而3D stacking通过垂直堆叠，把内存直接放到计算单元的上方，甚至堆叠多个计算层，使数据移动距离从毫米级缩短到微米级。这带来的不是小幅优化，而是数量级的变化：带宽可以提高10倍以上，延迟可以降低70%以上，功耗显著下降。
这也是为什么HBM成为AI时代的核心技术。Nvidia的H100、H200，以及未来的B100和Rubin，性能提升的关键不只是晶体管变小，而是HBM的堆叠层数增加，以及计算单元与内存之间距离的缩短。
同样，AMD的MI300通过3D stacking堆叠多个计算芯片和HBM，实现了相比上一代2–3倍的性能提升。
这种意味着，未来的增长将来自堆叠层数的增加。如果stacking层数从2层增加到16层，理论上可以带来8倍的性能提升，即使单层晶体管密度不再增长。
从产业现实来看，当前逻辑芯片stacking通常在2–4层，预计到2030年将达到4–8层，到2035年可能达到8–16层，2040年甚至可能达到16–32层。这种增长速度可以在未来10到20年内持续提供接近甚至超过传统摩尔定律的性能增长率。
这也解释了为什么3D stacking正在成为半导体产业的核心战场。
TSMC通过SoIC和CoWoS技术成为最关键的基础设施提供者，Intel通过Foveros推动逻辑芯片堆叠，Samsung也在发展自己的X-Cube技术。
与此同时，设备公司如BESI、Applied Materials、Lam Research和KLA成为不可替代的支撑力量，它们提供混合键合、刻蚀和检测设备，使多层堆叠成为可能。
综合所有技术路线来看，传统二维晶体管缩小可能在2030到2035年基本停止，而3D stacking可以将性能增长继续延长到2040甚至2045年。如果进一步发展单片3D制造（monolithic 3D），这个时间可能延长到2050年之后。
摩尔定律并没有终结，而是启动了它的下一阶段。
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